崗位職責：
1. 按項目計劃搭建模塊和子系統級驗證環境，并跟蹤維護驗證結果。
2. 應用UVM/VMM驗證方法學，根據SPEC完成環境搭建，撰寫測試計劃，測例編寫，運行調試，生成報告等。
3. 使用腳本語言，維護更新驗證環境。
4. 其他相關的驗證工作。
任職要求：
1. 本科以上學歷，電子，通信，計算機等相關專業。
2. 本科工作3年以上，碩士工作2年以上。
3. 善于學習，團結進取，勇于挑戰。
4. 熟悉Verilog和Systemverilog，熟練使用腳本語言如Perl, Shell, Tcl等，熟練使用邏輯仿真及調試工具，如VCS, Verdi等。
5. 熟悉UVM優先。有成功的Tapeout經驗者優先。
