崗位職責(zé)：
1. 按項目計劃搭建模塊和子系統(tǒng)級驗證環(huán)境，并跟蹤維護驗證結(jié)果。
2. 應(yīng)用UVM/VMM驗證方法學(xué)，根據(jù)SPEC完成環(huán)境搭建，撰寫測試計劃，測例編寫，運行調(diào)試，生成報告等。
3. 使用腳本語言，維護更新驗證環(huán)境。
4. 其他相關(guān)的驗證工作。
任職要求：
1. 本科以上學(xué)歷，電子，通信，計算機等相關(guān)專業(yè)。
2. 本科工作3年以上，碩士工作2年以上。
3. 善于學(xué)習(xí)，團結(jié)進取，勇于挑戰(zhàn)。
4. 熟悉Verilog和Systemverilog，熟練使用腳本語言如Perl, Shell, Tcl等，熟練使用邏輯仿真及調(diào)試工具，如VCS, Verdi等。
5. 熟悉UVM優(yōu)先。有成功的Tapeout經(jīng)驗者優(yōu)先。
